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2570N–AVR–05/11
ATmega325/3250/645/6450
Bits 2:0 – ADPS2:0: ADC Prescaler Select Bits
These bits determine the division factor between the XTAL frequency and the input clock to the
ADC.
23.8.3
ADCL and ADCH – The ADC Data Register
ADLAR = 0
ADLAR = 1
When an ADC conversion is complete, the result is found in these two registers. When ADCL is
read, the ADC Data Register is not updated until ADCH is read. Consequently, if the result is left
adjusted and no more than 8-bit precision is required, it is sufficient to read ADCH. Otherwise,
ADCL must be read first, then ADCH.
The ADLAR bit in ADMUX, and the MUXn bits in ADMUX affect the way the result is read from
the registers. If ADLAR is set, the result is left adjusted. If ADLAR is cleared (default), the result
is right adjusted.
Table 23-5.
ADC Prescaler Selections
ADPS2
ADPS1
ADPS0
Division Factor
00
0
2
00
1
2
01
0
4
01
1
8
10
0
16
10
1
32
11
0
64
11
1
128
Bit
151413121110
9
8
(0x79)
–
ADC9
ADC8
ADCH
(0x78)
ADC7
ADC6
ADC5
ADC4
ADC3
ADC2
ADC1
ADC0
ADCL
765
4321
0
Read/Write
RRRR
Initial Value
000
0000
0
000
0000
0
Bit
151413121110
9
8
(0x79)
ADC9
ADC8
ADC7
ADC6
ADC5
ADC4
ADC3
ADC2
ADCH
(0x78)
ADC1
ADC0
–
––––
–
ADCL
765
4321
0
Read/Write
RRRR
Initial Value
000
0000
0
000
0000
0
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